Category: Compilation

这里一次wburst_len_req多产生一次，但是结果却不影响，大家可以思考下。 PL的GPIO可以定义为EMIO,其中PL部分FPGA引脚A21和A18接到了LED上，K24、F21接到了按键上。 和写操作不同，可以看到读操作的等待较长时间后才获取到数据。 DOWNLOAD WINDOWS 11 CRACKED 我先讲解如何封装FDMA IP,之后再分析源码。 封装IP少不了源码，这里是利用已经编写好的uiFDMA.v进行封装。 我们把修改后的代码命名为saxi_full_mem.v修改其中的部分代码，关键部分是memory部分定义。 以上代码中调用的system.bd的图形代码接口。 在状态机中，每次写262个长度32bit的数据，再读出来判断数据是否正确。 修改的这部分代码支持Memory的任意长度设置(FPGA内部RAM会消耗资源)，其中参数USER_NUM_MEM用于定义RAM的长度，我们一次FDMA的burst长度应该小于等于USER_NUM_MEM这个参数。 设置完成，uisrc/03_ip/uifdma路径下多出2个文件，这个两个文件就是定义了自定义的总线接口。 AXI4总线最大的burst lenth是256，而经过封装后，用户接口的fdma_size可以任意大小的，fdma ip内部代码控制每次AXI4总线的Burst长度，这样极大简化了AXI4总线协议的使用。 由于AXI4总线协议直接操作起来相对复杂一些，容易出错，因此我们封装一个简单的用户接口，间接操作AXI4总线会带来很多方便性。 这个IP的源码可以基于axi-full-slave的模板简单修改就可以实现。 下图中一次传输以传输262个长度的数据为例，需要2次AXI4 BURST才能完成，第一次传输256个长度数据，第二次传输6个长度的数据。 借此2024版本教程更新发布之际，我们也对FDMA1.0版本升级到FDMA3.2版本。 解决3.1版本中，当总的burst长度是奇数的时候出现错误，修改端口命名规则，设置I代表了输入信号，O代表了输出信号。 如果用过ZYNQ/ZYNQMP的都知道，要直接操作PS的DDR 通常是DMA 或者VDMA,然而用过XILINX 的DMA IP 和VDMA IP，总有一种遗憾，那就是不够灵活，还需要对寄存器配置，真是麻烦。 XILINX 的总线接口是AXI4总线，自定义AXI4 IP挂到总线上就能实现对内存地址空间的读写访问。 因此，我们只要掌握AXI4协议就能完成不管是PS还是PL DDR的读写操作。